3月29日，由全球领先的技术媒体机构AspenCore主办的2023国际集成电路展览会暨研讨会(IIC Shanghai 2023)同期的EDA/IP与IC设计论坛，邀请了包括Cadence、芯瑞微、Andes、奎芯科技、芯和半导体、思尔芯、 安谋等多家来自EDA工具、IP解决方案等厂商代表作了相关深度分享。其中，芯和半导体技术支持总监苏周祥作了主题为“Chiplet技术与设计挑战”的演讲。

　　芯和半导体技术支持总监苏周祥

　　苏周祥指出，HPC(High Performance Computing，高性能计算)应用极大程度上推动了单芯片的SoC向多芯片的Chiplet，也就是模块化SoC的快速演进，这也是现在集成电路行业最火的一个讨论话题。另外Chiplet它像小孩子搭积木，但是它又不是完全的小孩子搭积木，它比搭积木更加的复杂，要考虑的问题更多，所统的EDA设计流程带来了很大的挑战，从系统设计到最终的嵌合，都需要新的工具、新的思路和新的方法学。

　　他认为，做Chiplet需要一个新的设计平台，或者EDA平台。第一是架构方面需要支持系统级连接、堆栈管理、层次化设计;第二在物理实现方面，需要协同设计环境、支持各领域的工具、多芯片3D布局规划和布线，在分析时不断要做片上封装电磁分析，甚至要做片上和电磁的协同分析，多物理场的分析，包括热的分析和力学的分析。

　　在验证方面，需要考虑芯片的生产工艺、封装的生产工艺，甚至要考虑系统级的生产工艺，要把这些生产工艺放在一起做验证。而芯和半导体在设计、仿真到后续的验证，到最后的测试，都有一个完整的工具链，完整的解决方案。

　　在设计层面，芯和有3DIC，可以支持千亿级晶体管异构SoC的集成，另外有灵活高效的工作流程环境，基于2D到3D可视化的快速设计和探索，支持高效、高容量D2D自动化布局，另外集成了业界的先进STA、SI、PI、EMIR、Thermal等分析支持，实现了最佳的PPA。在大互联时代，支持2D和3D的视频切换，端到端的logc互联，还支持各种自动化布线，也支持MIM和iCAP的快速插入，包括芯片封装到系统的DIRC和LVS。

　　在仿真分析层面，芯和也有比较强大的先进封装仿真分析平台，该厂商称作为MTS，其集成了信号完整性仿真、通道分析、电源完整性仿真、电热多物理场仿真，另外Die-interposer substrate联合仿真，涵盖了Chiplet在设计过程中所有的电性能、热性能和多物理场仿真的内容。

　　此外，该厂商的Metis技术优势体现在，一是在仿真引擎方面，Metis集成了跨尺度EM仿真引擎技术，因为在Chiplet里面，有些尺度是在微米量级的，有些是零几点个微米，有些是在几十个微米，大尺度变化必须仿真引擎要跨尺度;二是定制化网格技术，在电磁场变化比较剧烈的地方，用比较细的网格去划分，在电磁场变化不那么剧烈的地方用较粗的网格去划分，实现数量和计算速度的平衡。三是高性能计算和分布式计算技术，这是Metis技术的特色，现在Chiplet设计过程中复杂度越来越大，仿真相比较于传统的技术有10倍的加速，目前在占比方面有20倍的减小，这是非常重要的。

　　除做Chiplet和先进封装，芯和半导体还有其他更多的产品线，例如从片内的电磁场仿真，像Data里面的电容、电改、传输线等仿真，到封装级(先进封装和传统型封装，传统型封装主要像PCFA等)，还有系统级的信号完整性、电源完整性，还有RF相关的解决方案，还有EDIO的通道仿真、RF模组的电磁仿真和设计等等。总言之，芯和半导体在设计、仿真到后续的验证，到最后的测试，都有一个完整的工具链，完整的解决方案。